高速数字系统中时钟分配网络与时同步技术研究

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Abstract

本文对高速数电系统的时钟分布网络与时钟同步技术的研究, 主要研究高频信号传输过程中产生的时钟抖动、延时差错、信号完整性等问题, 提出利用多层次分层式时钟树架构, 小型化延迟单元以及相位锁定环（PLL）进行调整以达到系统间的定时对准, 并且研究芯片内部总线与外部器件之间同步方式, 温度、电源等因素对于同步精准度的影响, 为高速数字集成电路设计提供了可靠的时钟分配方案和同步技术借鉴。

Keywords

时钟分配

时序同步

高速数字

相位锁定

抖动控制

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